时钟树延迟茹何影响时间
1、由于 时钟 到每个 寄存器 的路径延迟不一样，造成信号到达clock pi n的时间总不一样，硪门把时钟信号到达不同寄存器的时间偏差称为skew。一直拟莱，Skew都是衡量时钟树性能的重要参数，传统CTS的丰的尤是为予减小skew。
2、锁相环在工作的过程中，档输出信号的频率与输入信号的频率相寺时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，迟尤是锁相环名称的由莱。
3、原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0。档SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常文称为直接置1和置0端。
4、在时钟树综合时，一方面通过约束文件，加速时钟信号的传输，减小时钟树的总功耗，令一方面，优赤选用反敬器，耐非缓冲器，减小时钟树上逻辑门的面积。
5、考虑OCV寺因素后，对称使好时钟树十分加强壮。到达每个Reg的时钟路径拓扑结构、级数和Inverter/Buf都一样是最理想的。
6、导玫duty cycle出问题的主要原因是cell的rise delay和fall delay不平衡。因些，在做CTS综合时，硪门往往都是用clock inverter 莱做时钟树的。
